1

CLK

I

系统输入时钟

2

RSTN

I

外部复位信号，低电平有效

3

AHB( 主机接口)

I/O

接AMBA.AHB2.0, 主要是地址线，数据线，读写控制线，数据交互信号线

4

APB( 主机接口)

I/O

接AMBA.APB2.0，主要是地址线，数据线，读写控制线，寄存器配置信号线

5

RESETn_A

O

通道A复位PHY信号，低电平有效

6

TX_ER_A

O

通道A 发送数据错误

7

TX_EN_A

O

通道A发送使能，当使能时告诉PHY数据有效

8

TXD_A[3:0]

O

通道A发送数据信号

9

TX_CLK_A

I

通道A发送单元时钟，PHY提供

10

RX_CLK_A

I

通道A接收单元时钟，PHY提供

11

RX_ER_A

I

通道A接收错，PHY在当前传输帧提示传输媒质错误

12

RX_DV_A

I

通道A接收数据有效，PHY告知MAC数据信号有效

13

RXD_A[3:0]

I

通道A接收数据信号

14

MDC_A

I

通道A管理数据时钟，MAC提供给PHY

15

MDIO_A

I/O

通道A管理数据的输入输出，双向数据通道用于MAC和PHY的数据交换

16

RESETn_B

O

通道B复位PHY信号，低电平有效

17

TX_ER_B

O

通道B 发送数据错误

18

TX_EN_B

O

通道B发送使能，当使能时告诉PHY数据有效

19

TXD_B[3:0]

O

通道B发送数据信号

20

TX_CLK_B

I

通道B发送单元时钟，PHY提供

21

RX_CLK_B

I

通道B接收单元时钟，PHY提供

22

RX_ER_B

I

通道B接收错，PHY在当前传输帧提示传输媒质错误

23

RX_DV_B

I

通道B接收数据有效，PHY告知MAC数据信号有效

24

RXD_B[3:0]

I

通道B接收数据信号

25

MDC_B

I

通道B管理数据时钟，MAC提供给PHY

26

MDIO_B

I/O

通道B管理数据的输入输出，双向数据通道用于MAC和PHY的数据交换

Altera Cyclone III:

LE:             43,275

Memory bits:     1,927,936

Xilinx Virtex5:

Slices  :  12,497

LUTs  :  38,806

Memory bits : 1,927,936

Flip-Flops   :22,325